Verilog 系統(tǒng)級低功耗設計

編寫代碼前，在系統(tǒng)與架構層次上制定完善低功耗方案，可以節(jié)省 50% 以上的功耗。此類低功耗設計和代碼描述基本沒有關系，往往由系統(tǒng)和架構人員進行設計。此類人員需要較豐富的硬件經驗，能對系統(tǒng)有一個良好的整體把握。方案制定后，再交予功能設計人員（例如 IC 前端設計、FPGA 工程師等）實現(xiàn)。

多電壓技術

一般來說，電壓越低，功耗越低，但是性能往往會越差。綜合功耗與性能的考慮，可以對不同的模塊采用不同的電壓設計。

多電壓技術主要有 3 種：

1. 各電壓區(qū)域有固定的電壓，如圖 1 所示。
2. 各電壓區(qū)域有固定的電壓，電壓的選擇由軟件控制，如圖 2 所示。
3. 自適應的方式，各區(qū)域電壓可變，電壓選擇也是由軟件控制，又稱為動態(tài)電壓條件，如圖 3 所示。

一般來說，供電電壓越大，電路延遲越小，性能越高。例如，芯片的處理器核、存儲器一般需要較高的性能，所以可以采用較高的電壓方案。其他外部設計，可以采用較小的電壓方案，來降低功耗。

系統(tǒng)時鐘分配

一般來說，頻率越高，性能越好，但功耗越大。通過合理的時鐘分配，也能有效的降低功耗，一般有以下幾種方法：

1. 通過時鐘分頻，各模塊采用合理的工作時鐘

一般 CPU 總線需要較高的時鐘來滿足較高的設計需求，而 uart，spi 等外設工作頻率不會很高。如果設計中一視同仁都采用較高的工作頻率，顯然會增加無端的功耗。

將高速時鐘進行一定的分頻，分別賦予不同的模塊。在滿足工作性能的條件下看，采用較低的工作時鐘頻率，可以有效減少功耗。

2. 加入多種低功耗工作模式

設計中加入多種低功耗時鐘分配方案，人為的來選擇一種工作模式，可以降低功耗。各種低功耗模式設計可以參考如下：

模式	說明
Normal	主時鐘使用較高頻率的鎖相環(huán)時鐘，送入到設計電路中
Slow	主時鐘使用較低的本地時鐘
Low-Power	總線時鐘關閉，只保留一些外設的工作時鐘
Sleep	時鐘全部關閉，全設計進入睡眠狀態(tài)

3. 自適應選擇工作頻率

和多電壓技術的電壓自適應調整類似，根據(jù)當前的工作狀態(tài)來選擇合適的工作頻率，也可以降低功耗。

例如電腦在處理一些簡單的文檔時，可以選擇相對較低的工作頻率；而電腦在處理一些視頻渲染工作時，則需要相對較高的工作頻率。

工作頻率和電壓的動態(tài)調整，往往是低功耗設計中同時需要的策略。

軟硬件劃分

系統(tǒng)中的功耗都是硬件單元消耗的。在設計過程中，系統(tǒng)的功能可以用硬件實現(xiàn)，也可以使用軟件實現(xiàn)。

系統(tǒng)設計者根據(jù)設計規(guī)范和自身經驗對系統(tǒng)性能進行推測（仿真建模），決定哪一部分使用硬件來實現(xiàn)，哪一部分使用軟件來實現(xiàn)，從而達到性能和功耗的最佳平衡。例如一些參數(shù)的計算，軟件計算完成后直接輸入給硬件，是比較合理的設計。

總之，軟硬件劃分可以很大程度上降低功耗，這是系統(tǒng)設計者需要慎重考慮的。

ip 或單元庫選擇

現(xiàn)在很多設計也依賴于 IP 的集成。選擇 IP 時，在滿足工作性能的條件下，也需要合理的選擇功耗相對較低的 IP 。

設計中使用到的標準單元庫，雖然實現(xiàn)的邏輯功能相同，但也會因為工藝庫的不同具有不同的電壓閾值。

LVT（Low Voltage Threshold），閾值電壓低，飽和電流小，所以此類單元庫具有更高的速度和更大的泄漏電流。

HVT（High Voltage Threshold）單元漏電流小，但速度較慢。

SVT/RVT(Standard/Regular Voltage Threshold) 的性能介于 LVT 與 HVT 之間。

所以選用標準單元庫的時候，需要綜合速度和功耗兩個方面來考慮。

例如，可以在關鍵路徑使用 LVT 單元，在非關鍵路徑使用 HVT 單元。

其他

還有一些其他可以減少功耗的系統(tǒng)方法，如下一些舉例：

• 合理選擇算法，例如使用查找表的方法代替乘除運算，有時可以減少一些功耗。
• 利用握手信號完成異步設計，省去全局時鐘，也可以減少功耗。
• ……